图 1 传导损耗与 FET 电阻比和占空比相关

首先，FET 电阻与其面积成反比例关系。因此，如果为 FET 分配一定的总面积，同时您让高侧面积更大（旨在降低其电阻），则低侧的面积必减小，而其电阻增加。其次，高侧和低侧 FET 导电时间的百分比与 V_OUT/V_IN 的转换比相关，其首先等于高侧占空比 (D)。高侧 FET 导通 D 百分比时间，而剩余 (1-D) 百分比时间由低侧 FET 导通。图 1 显示了标准化的传导损耗，其与专用于高侧 FET 的 FET 面积百分比（X 轴）以及转换因数（曲线）相关。很明显，某个设定转换比率条件下，可在高侧和低侧之间实现最佳芯片面积分配，这时总传导损耗最小。低转换比率条件下，请使用较小的高侧 FET。反之，高转换比率时，请在顶部使用更多的 FET。面积分配至关重要，因为如果输出增加至 3.6V，则针对 12V：1.2V 转换比率（10% 占空比）进行优化的电路，其传导损耗会增加 30%，而如果输出进一步增加至 6V，则传导损耗会增加近 80%。最后，需要指出的是，50% 高侧面积分配时所有曲线都经过同一个点。这是因为两个 FET 电阻在这一点相等。

图 2 存在一个基于转换比率的最佳面积比

注意：电阻比与面积比成反比

通过图 1，我们知道 50% 转换比率时出现最佳传导损耗极值。但是，在其他转换比率条件下，可以将损耗降至这一水平以下。附录 1 给出了进行这种优化的数学计算方法，而图 2 显示了其计算结果。即使在极低的转换比率条件下，FET 芯片面积的很大一部分都应该用于高侧 FET。高转换比率时同样如此；应该有很大一部分面积用于低侧。这些结果是对这一问题的初步研究，其并未包括如高侧和低侧FET之间的各种具体电阻值，开关速度的影响，或者对这种芯片面积进行封装相关的成本和电阻等诸多方面。但是，它为确定 FET 之间的电阻比提供了一个良好的开端，并且应会在FET选择方面实现更好的整体折中。

下次，我们将讨论如何确定 SEPIC 所用耦合电感的漏电感要求，敬请期待。