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如何为低抖动时钟电路提高电源噪声抑制比
发布时间：2012/5/16 10:43:00 来源：
现代电子系统需要全面的先进设计。对所有应用来说，成本和性能的最优化很重要，而电源传输和噪声耦合问题也仍然是关注的焦点。随着抖动预算空间越来越小，高级混合信号时钟IC成了这些设计问题首先关注的对象。让我们来看看电源噪声的主要来源，为什么一些时序电路对电源噪声敏感，以及如何使噪声对抖动敏感型应用系统的影响最小化。
电源噪声引起抖动
时序信号依赖于精确的时钟沿。当时钟沿偏离其理想时间位置时，这个偏差称为抖动。每个应用都有一个可容忍的抖动最大值，随着时钟速率越高，抖动就要越小越严格。高速应用，如光传输网络（OTN）、10千兆以太网、光纤通道和3G HD SDI，时钟周期一般可低至100ps。部分应用仅能容忍10-20ps的时钟抖动，否则将影响系统性能和位误码率。较差的时钟和振荡器IC不能提供片上电源噪声抑制功能，很容易耦合和放大噪声，产生几十ps的抖动，降低系统性能。这时，系统设计者不得不查找噪声源，使它产生的影响最小化，这样就增加了设计时间、元件成本和供电系统设计的复杂性。
噪声源
如果电源噪声是设计中的关键问题，那么有多种来源可以调查。一种是由开关电源引起的纹波。开关电源通过电感传输电源能量到负载。100kHz-1MHz速率的连续充放电会产生类似锯齿波的纹波。纹波的大小取决于几个因素。例如，减少负载电容的等效电阻（ESR），降低了电容器的寄生I-R压降，减少它对纹波的影响；增加开关频率，缩短了充放电周期。更复杂的技术包括多相位控制，进一步降低充放电周期。虽然这些技术本身是可行的，但会导致成本、电路板空间和设计复杂性的增加。实践中，控制输入波纹小于20mVp-p是主要的挑战，特别在高功率系统中。通常在一些网络和计算应用中纹波可达到100mVp-p。
电源噪声也能够由邻近的IC引起。当较大的数字和模拟器件打开和关闭时、驱动较大输出负载或开关较多输出时，它们在电源线上产生扰动，纹波通过电源层并耦合到邻近子系统和IC上。例如，FPGA中的同步开关噪声是普遍遇到的挑战，数百个输出缓冲区驱动大量电容性负载。如果同步开关是关键，那么在较大的IO组上使用差分输出缓冲区、增加电源去耦以及在IC间进行有效的电源层隔离是必要的技术。这些做法能够帮助减少噪声，但是成本、功能和设计约束条件可能限制设计人员无法使用这些技术。
不幸的是，这些要求最佳抖动性能的系统往往包含了大量的电源噪声。最好的方法是选择具有大范围噪声抑制功能的器件。
电源噪声对时序设备的影响
虽然电源噪声可以降低，但减小到零是几乎不可能的。了解噪声对系统的影响对于决定减少电源噪声的设计等级来说很重要。对于时钟电路，电源噪声产生额外的抖动，这能通过多个途径发生。
传统的XO非常简单，包括一个驱动晶体的反相放大器。由于低抖动XO太简单，导致供应商往往忽视了对电源噪声抑制的需求。在许多情况下，放大器的设计、测试与评估，仅在低噪音环境下进行。对于模拟电路，敏感节点很容易耦合噪声。噪声将以毛刺的形式转化成输出抖动，改变了基本的振荡频率。放大器的灵敏度越高，在给定的噪声环境下毛刺幅度越大。
VCXO存在另一个问题。通常情况下，平行于晶体的变容二极管被用于提升晶体频率。但变容二极管可导致产生从电源直接到振荡器的输入的电容耦合通路。在最高增益点，即使最轻微的耦合也能影响抖动。
另一个基本的时钟电路是锁相环（PLL）电路。锁相环之所以重要是因为它们被用于生成频率、清除抖动或同步系统。传统的模拟PLL包括鉴相器、环路滤波器、VCO、输出驱动器和反馈分频器。PLL是一个反馈系统，需要高增益电路。例如，VCO增益通常很高，提供一个较宽的捕获范围和确保在所有条件下都可锁定，这不可避免地增加了对外部噪声的敏感度。在许多情况下，少量的电源纹波就能耦合进入最敏感的节点，被放大后产生非常高的抖动输出。基于不同的架构，环路滤波器也可能成为一个敏感节点。
电源噪声由确定的信号控制，表现为时钟IC和系统输出线上的毛刺。使用频谱分析仪是一个检查VDD噪音的好方法。例如，如果电源开关是300kHz，XO输出是156.25MHz，将有可能在300kHz间隔的156.55MHz和155.95MHz频点上观察到毛刺。
噪声抑制的创新解决方案
虽然有一些处理电源噪声的系统解决方案，但是最好的方法是使用抗外部噪声干扰的时钟器件。新型时钟器件采用边缘切割技术提供超低抖动特性，使电源噪声影响最小化。
例如，Silicon Labs的DSPLL®技术（基于专利技术的数字控制算法）不仅提供所有传统模拟PLL的功能而且也提供精确的数字控制。使用包括数字低噪声可变频率振荡器的数字电路代替模拟VCO可降低对模拟影响的灵敏度。而且，片上低噪声增强了对电源噪声的隔离。其结果产生了能够适用于非常嘈杂环境下的低抖动技术。
图1. Silicon Labs公司具有片上电源稳压器和滤波功能的基于DSPLL可编程XO
一个简单的基于DSPLL的XO和传统的XO技术对比显示了在低抖动器件上使用全数字技术和片上电源稳压器的优势。图2显示当100mVp-p正弦波噪声进入XO电源时，输出时钟抖动的增加值。改变噪声从100kHz到10MHz，并测量增加的RMS抖动，显示即使在没有片上电源稳压器和电源滤波的高性能XO上，开关噪声也能够显著的降低抖动特性。与此相反，即使在显著板级噪声存在的环境中，基于DSPLL的时钟器件也保持了稳定的低抖动特性。
图2. 基于DSPLL的XO比传统XO的抖动低3-10倍
结论
在对抖动敏感的应用中，电源噪声敏感增加了设计复杂性，减少了功能设计冗余度。采用对外部噪声免疫的先进技术是避免问题发生的有效方法。基于DSPLL的XO与传统XO相比，可获得超过10倍的电源抑制比（PSRR），最终系统设计人员即使在噪声条件下也能够使用基于DSPLL的XO、VCXO和时钟器件。这种方法节省了设计时间、降低了设计复杂度，减少了过多的额外电源去耦。
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