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使用扩频时脉产生器減少数位系統中的EMI
发布时间:2011/9/2 21:09:00 来源:
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過去幾十年,越來越多的應用採用數位化方式實現。數位系統很容易實施,但隨著訊號速度的增加,實施的複雜性也不斷增加,尤其是在時脈同步,設立和保持時間,抖動等方面。 

上述問題不但影響系統本身的功能,而且當高頻元件執行在附近時還會造成電磁干擾(EMI)。如圖1所示,電視機受到由DVD播放器引起的EMI。 


圖1:電視接收受到電磁干擾。

外部的電磁傳導或輻射會引起EMI,這可能會降低電子系統的性能,甚至可能導致系統故障。控制EMI已成為電子系統設計者面臨的首要問題。 

在數位系統設計中,遇到的主要問題都直接或間接與時脈有關。高頻、高壓擺率以及其週期特性(占空比通常為50%)導致時脈訊號成為EMI的主要來源。 

此外,訊號速度增加會產生更高的電磁輻射。為了控制輻射,全球有幾個管理各種EMI標準的監管機構,以確保電子設備不會對其他設備的功能造成影響。 

這些機構規定了允許的輻射上限,而輻射上限根據每個國家的具體情況可能有所變動。允許的最大輻射並不是指平均輻射,而是輻射峰值。任何訊號頻率違反這個規定都會導致一致性測試失敗。 

有多種方式可以解決EMI問題和減少輻射,包括屏蔽、濾波、隔離、鐵氧體磁珠、控制壓擺率,以及增加電源層和地層進行更好的PCB佈線,這些方法可以單獨或多種結合使用。 

屏蔽是一種機械的方法,看似簡單但很昂貴,不適合可攜設備。濾波和降低壓擺率在低頻訊號可能有效,但不適合如今的訊號傳輸速度。而精密PCB佈局技術,對於工程師來說往往很耗時,同時這也意味著一種佈局技術僅適用於單一系統,很難移植。 

另一種可有效降低EMI輻射的方法是擴頻時脈。本文將詳細探討如何利用擴頻時脈產生器(SSCG)減少EMI輻射。

擴頻時脈產生器 

透過擴頻時脈,窄頻時脈訊號集中的能量可以分散在更大的頻寬,因而減少輻射峰值。可透過控制頻率變化(△f)和調變速率來對輸入參考時脈進行頻率調變以更直觀地顯示擴頻時脈,調變後的輸出時脈在兩個固定頻率點間以一定的速度反覆掃頻,如圖2所示。 


圖2:時脈訊號頻率調變和降低EMI抑制。(a:調變的時脈訊號)


圖2:時脈訊號頻率調變和降低EMI抑制。(b:輸出頻譜)

由於訊號的總能量不變,並分散在更大頻率範圍內,所以其中所有頻率的峰值都降低了。頻帶越寬,峰值降低越多。該技術可以將EMI峰值減少約2dB至18dB。這種可以產生擴頻時脈的時脈產生器即稱為擴頻時脈產生器。 

擴頻技術的最大好處是同時調變了來自同一時脈源並與之同步的其他時脈、數據、地址和控制訊號,因而降低了整個系統的EMI。此外,該技術還降低了系統成本,實現了不同系統間的可移植性。 

傳統的數位時脈的Q值很高,這意味著該頻率的所有能量都集中在一個非常窄的頻寬中,這會導致能量峰值更高。從頻譜密度來看,在中心頻率有一個最高的窄峰值,其他的峰值位於諧波頻率兩側。 

擴頻時脈產生器透過增加時脈頻寬和降低Q值的方法來降低時脈的峰值能量。擴頻時脈產生器採用窄頻數位時脈訊號作為輸入,產生一個輸出時脈。輸出時脈在可控開始和停止頻率之間以特定的調變速率掃頻。實際應用中,時脈頻率通常經過30千赫至120千赫的調變頻率調變。該調變頻率要遠高於音訊,以避免任何音訊干擾,並避免系統遇到追蹤(如設立,保持)問題。 

EMI的減少與時脈的擴頻量成正比。擴頻量通常量化為百分比,定義為頻率變化(Δf)和目標頻率(fo)的比率。圖3顯示了不同擴頻量下的EMI輻射。 


圖3:EMI隨擴頻量增加而降低。

在大多數系統中,很多問題是由基本頻率的諧波產生的。而擴頻時脈產生器不僅可以減少基本時脈頻率的EMI,還降低了諧波頻率的輻射。事實上,能量衰減在高次諧波峰值比在基頻更顯著。原因在於,使用固定的擴頻量,較高頻率的頻帶會變得更寬,因此可以減少更多的輻射能量。如圖4所示。 


圖4:EMI減少量與諧波的關係(Fc=50MHz)。

在擴頻技術中,擴頻波形的選擇對於減少峰值能量數量至關重要。擴頻波形是指調變訊號(擴頻時脈)頻率隨時間變化的曲線。三角波看似容易實現,但頻譜使用這種波形出現了高於中心部份約1-2dB的旁瓣,如圖5所示。 


圖5: 三角波和Hershey Kiss波比較。(a:線性擴頻波形和輸出頻譜)


圖5: 三角波和Hershey Kiss波比較。(b:Hershey Kiss波和輸出頻譜)

如上文所述,設備中即使只有一個頻率元件超出最大允許輻射的限制,這個設備也不能通過EMI標準。採用三角形調變波,頻譜的旁瓣包含了峰值輻射,有可能在某個作業條件下違反規格。 

使用‘Hershey Kiss’波可以得到一個近乎平坦的頻譜,可以更好地抑制EMI(如圖5)。Hershey Kiss波擁有與眾不同的外形,時脈頻率以較高速度在起始和結束頻率附近掃頻,在中心頻率慢下來。因為兩個邊界點附近頻率變化率越高,旁瓣削減得越厲害,使得減少的能量分佈在頻譜中心部份,整個能量頻譜變得近乎平坦。如圖所示,Hershey Kiss波可以進一步降低1.13 dB的EMI。在實際頻率中,這個值可減少更多。

擴頻類型 

根據起始和停止頻率相對於參考頻率的位置,擴頻時脈產生器可分為以下三種類型: 

下擴頻:向下調變基準時脈,把調變訊號的最大頻率限制在基準時脈以下。適用於頻率比較感應,已經執行於最大速度等應用。下擴頻在保持系統允許的最高頻率下提供了擴頻時脈。 


Down spread (%) = (Δf / fo) × 100,

where Δf = fref - fmin 

中心擴頻:調變輸出時脈和基準時脈至中心對稱(即輸出頻率會在中心頻率上下方增加和減少相同數量)。1%的中心擴頻將產生2%的變化,1%變化在參考頻率上面,1%變化在參考頻率下面。中心擴頻在系統適用於沒有頻率限制的地方。 


 

Center spread (%) =?? ? (Δf / fo) × 100,??

where Δf = fmax - fmin 

上擴頻:上擴頻和下擴頻相反。基準時脈向下調變,限制調變訊號的最低值要高於基準時脈。 


Up spread (%) = (Δf / fo) × 100,

where Δf = fmax - fref

使用擴頻時脈的注意事項 

1. 抖動 

使用擴頻時脈的主要缺點之一是,它不能用於對時脈精密度要求高的系統,例如乙太網路或CAN匯流排。工程師必須特別仔細地根據應用需求選擇擴頻時脈和擴頻數,因為這可能給時脈訊號導入實質性的抖動。這種抖動可能會影響系統性能,破壞設立時間和保持時間、帶來更高的誤碼率以及產生鎖相環解開等問題。抖動有不同類型,會對系統性能產生不同的影響。 

週期抖動(PJ):是指時脈輸出和其理想位置的最大變化。週期抖動通常測量的是一段時間內峰峰值的週期變化,通常為一萬個週期,它只是簡單的表示最早和最後沿之間的差別。該抖動會減少時序預算,因而影響系統同步性能。時脈週期和其理想位置的變化也可能導致數據設立時間和保持時間的錯誤。 

一個100MHz時脈訊號向上調變1%後總頻率變化(Δf)為1MHz,起始頻率為100MHz,終止頻率為101MHz。這相當於週期從9.9ns變化到了10ns。結果是,理想的擴展時脈峰峰週期抖動會有0.1ns(100ps)。由於擴頻數增加或時脈頻率增加使擴頻保持固定,總頻率變化按比例增加,因此週期抖動可能會干擾某些時序參數。 

需注意,這裡提到的週期抖動是僅僅由擴頻時脈導入的。設備本身可能會增加其自身的內在抖動,使總抖動高於以上的估計。設備的內在抖動可以透過關閉擴頻來測量。 

長期抖動(LTJ):是指經過很多週期後時脈輸出和其理想位置的最大變化。長期抖動只出現在一些特定應用中,對於在時脈沿可以顯著的從理想位置及時轉移的擴展頻譜來說,長期抖動會產生很大影響。有長期抖動問題的典型例子就是圖形卡的顯示驅動:過多的長期抖動會導致畫素數據在一段時間後從它的理想位置移位了。 

週期間抖動(CTCJ):是另一種類型的抖動,定義為時脈輸出相對於之前一個週期的變化。在大多數通訊系統和ADC電路中,輸入訊號需嚴格按照特定數據採樣並根據採樣值進行數位化,需避免週期間抖動。 

採樣時脈裡的週期間抖動可能會引起輸入採樣偏離理想值,因而導致輸出數據串流中出現位元誤差。實際上,擴頻時脈給時脈導入的週期間抖動很少。在非常慢的調變速率下,30 kHz至120 kHz之間(這相對於參考時脈頻率至少是慢1,000倍)需花一千多個時脈週期來完成一個調變週期,因而相鄰週期之間的差異可以忽略不計。 

然而,元件本身可能增加其內在的週期間抖動到輸出時脈。擴頻技術給系統帶來的週期抖動少於0.05%。因此,擴頻時脈產生器非常適合於低週期抖動,低誤碼率以及低電磁干擾的系統。 

2. 鎖相環擴頻 

當擴頻時脈驅動下行鎖相環時,設計時需特別注意。鎖相環擁有低通濾波器的特性,透過低速變化的輸入頻率,過濾高於其頻寬的高頻變化。 

由於擴展頻譜目的是調變時脈,鎖相環可能難以保持輸入擴頻時脈鎖定。下行鎖相環必須能夠追蹤頻率變化以通過調變後的時脈。這將取決於鎖相環的頻寬。如果鎖相環頻寬太低,鎖相環將不能可靠地追蹤輸入訊號,這會導致追蹤偏差,因而增加更多抖動到系統裡。 

可程式SSCG 

可程式能力提供了靈活性和方便的庫存管理。選擇可程式時脈產生器晶片如可配置驅動能力,系統設計者能容易地根據應用要求來改變時脈沿的驅動能力(上升/下降時間)。有助於進一步減少EMI。 

市場上已有很多可程式擴頻時脈產生器可供選擇,系統設計者可以改變很多參數,例如擴頻量、擴頻波形、擴頻開/關、擴頻類型與輸出時脈頻率。可程式擴頻時脈產生器的另一個主要優勢是可將多種/單一可程式頻率輸出整合在一顆單晶片,降低了總體成本。根據應用,設計者可以使用一個擴頻時脈產生器來為各子系統提供不同的時脈,因而可以更快進入市場並降低成本。

 
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