尽管最近几年以TSV穿硅互联为代表的3D芯片技术在各媒体上的出镜率极高，但许多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢，目前很大程度上仍停留在“纸上谈兵”的阶段。不过，许多芯片制造商仍在竭力推进基于TSV的3D芯片技术的发展并为其投入研发资金，这些厂商包括IBM,Intel，三星，东芝等等，3D芯片技术的优势在于可以在不需要改变现有产品制程的基础上增加产品的集成度，从而提高单位芯片面积内的晶体管数量。

　　在最近举办的GSA存储大会上，芯片制造业的四大联盟组织-IMEC, ITRI, Sematech以及SEMI都展示了他们各自在基于TSV的3D芯片技术方面的最新进展。

　　SEMI联盟组织旗下的一个3D芯片技术工作组本周召开了第一次联合会议，会上他们草拟出了一套TSV技术用晶圆坯以及制造用设备的标准。SEMI联盟组织旗下共有三个与3D芯片技术有关的工作组，而且他们目前还在组织第四个与之有关的工作组，这个新成立的工作组将由芯片生产用设备制造行业的老大应用材料公司领衔。

　　而另外一个工业联盟组织Sematech也在积极拓展自己的3D芯片研发计划。令人稍感意外的是，Analog Devices最近也宣布加入了由Sematech组织的“3D芯片设计启动中心”组织，目前该组织的成员有Altera, LSI, 安森美半导体以及高通等几家。

　　3D堆叠技术的诱因：

　　另外一些组织和公司也都在积极开发基于TSV的3D芯片技术。究其原因，是因为许多芯片厂商都担心将来继续缩减制程尺寸时，所花费的成本将难以承受，甚至不久的将来可能会被迫停止芯片制程缩减方面的研发。

　　所有这些行动表明，除了向二维方向缩减制程尺寸之外，业界也在积极考虑向三维TSV芯片堆叠方向发展的方案。多年以来，芯片制造商一直在谈论基于TSV的3D芯片堆叠技术，不过除了在CMOS图像传感器领域有推出过采用类似技术的产品之外，这项技术还远远没有进入主流范畴，导致这种现象的原因则是研发成本高，缺乏标准等因素。

　　2.5D与3D芯片堆叠技术：

2.5D芯片堆叠结构

　　理论上说，3D芯片堆叠技术的实现可分两步走，第一阶段是先采用借助硅中间互连层的2.5D技术，这种技术中虽然也有使用TSV技术，但如上图所示，功能芯片(chip1/2)中并没有制出TSV结构，而是把TSV结构设置在专门的衬底中，功能芯片通过microbump与中间互连层(interposer)连接，再通过一层TSV衬底连接到3D芯片封装用衬底上；而第二阶段则会将TSV结构直接植入功能芯片之中。

　　而现在，多家组织已经组建了许多新的，面向主流应用的3D芯片堆叠项目组。举例而言，Semtech组织便正在与IBM公司进行这方面的合作，这个项目的目标是将模数转换器芯片与DSP芯片利用TSV 3D堆叠技术连接在一起，这两种芯片将通过一层中间互联层（interposer）连接在一起，该互连层的峰值带宽可超过1.3Tbps.

　　3DIC技术在内存领域的应用热点：Wide I/O

　　另外，以Hynix，三星等为首的组织则在积极推广可将TSV 3D堆叠技术带入主流应用领域的另外一项计划，即Wide I/O内存接口技术，这项技术面向手机，平板电脑等相关产品。

　　
三星的Wide I/O内存芯片内部结构

　　JEDEC组织目前还在审核Wide I/O内存接口技术标准，这种内存接口的位宽达512bit，可以增大内存芯片与逻辑芯片之间的数据传输带宽，其峰值传输率可达12.8GB/s，带宽要比常规的LP DDR2接口高出了3倍之多。

　　LPDDR2是目前移动设备用内存的主流接口标准。而Wide I/O则是三星等厂商计划用于取代LPDDR2的接口标准，Wide I/O计划将分两个阶段实现，第一阶段的Wide I/O将实现将4块内存芯片通过TSV技术实现互联，组建高位宽4通道芯片，然后再利用TSV技术将这种高位宽4通道芯片堆叠在一起。高位宽4通道芯片内部的四块芯片采用微凸焊(microbump或称μ-bump)互联的方法实现相互连接。据预测，采用这种技术的产品有望在2014/2015年间出现，不过也有人认为这项技术实用化可能需要更多的时间。

　　Rambus公司高级副总裁兼半导体业务部门的总经理Sharon Holt则认为，由于这项技术十分复杂加上高额的研发成本，因此基于TSV的Wide I/O接口技术可能要再过“5-10年”才有望实用化。同时他还认为业界不太可能直接从现有的LPDDR2标准转换到Wide I/O标准，因为从时间上看，LPDDR2技术去年便已经有实际的产品问世，而Wide I/O技术现在看则仍是八字还没一撇。